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用于微小電容檢測的測頻專用芯片
在CMOS集成屯路設(shè)計中, 帶有反向操作的邏輯門要比相應(yīng)的無反向操作的邏輯門少用兩個晶體管, 而且速度更決, 所以將F“): 拍(r)?聲O)化簡成上面所示形式。 通過觀察該式, 很容易得到同步脈沖產(chǎn)生器的邏輯電路原理圖如圖3—5所示。在數(shù)字設(shè)計巾, 可綜合的延時方法有:
一使信號經(jīng)過邏輯門得到延時(如非門);一使用器件提供的延時單元
一用適當(dāng)?shù)臅r鐘驅(qū)動移位寄存器
當(dāng)使用多級非門的時候綜合器往往會將其優(yōu)化掉, 因為綜合器會認(rèn)為偶數(shù)個非門級聯(lián)足冗余邏輯。 現(xiàn)在可以在綜臺工具的選項中設(shè)置保持層次、 禁止優(yōu)化邏輯。 這樣, 非門就不會被綜合工具優(yōu)化掉。 用器件自帶的延時單元也可以產(chǎn)生延時, 忸是這樣形成的延時在FPGA芯片中并不穩(wěn)定, 會隨著溫度等外部條件的變化而改變, 因而不太提倡。 用適當(dāng)?shù)臅r鐘來驅(qū)動移位寄存器, 待延時信號作數(shù)據(jù)輸入, 按所需延時正確設(shè)置移位寄存器的級數(shù), 移位寄存器的輸出即為延時后的信號。 此方法產(chǎn)生的延時信號與原信號比有誤差, 誤差大小由時鐘的周期來決定。對于數(shù)據(jù)信號的延時, 在輸出端用數(shù)據(jù)時鐘剝延時后信號重新采樣, 就可以消除誤差。
3. 3. 2控制器
控制器的功能是完成如圖3—7所示的時序, 它為計數(shù)器產(chǎn)生清零和使能信號。丁為預(yù)置閘門信號, syn—out為同步脈沖, c肛為圖3-1中所示的計數(shù)器A、 計數(shù)器B的清零信號, 而e/l為這兩個計數(shù)器的使能信號。 其中, cfr和e/,/均為高電平圖3. 7控制器工作時序有效。 觀察圖3. 7, Z的上升沿到來時, 立刻將c掃置為高電平直到丁上升沿后的第一個同步脈沖出現(xiàn)時c咖變成低電平。 c肛變?yōu)榈碗娖降耐瑫r, en被置為高電平直到z的下降沿后的個同步脈沖出現(xiàn)時e, l變?yōu)榈碗娖健?/span>
推薦產(chǎn)品一、麗芯微電10000pF, ≥1G@25V, 雙面不留邊 單層芯片電容
型號:C11-90-25V-103
容值/容差:10000pF / ±20%
溫度系數(shù):±15%@-55~+125℃
絕緣電阻@電壓:≥1G@25V
損耗@頻率:≤2.5@1MHz
封裝尺寸:2.290*2.290*0.178 mm
性能特點:尺寸小、容值大,結(jié)構(gòu)簡單,電極正面及反面均不留絕緣邊;采用MM結(jié)構(gòu),產(chǎn)品寄生參數(shù)小,使用頻率高至100GHz;表面純金電極,適合金絲、金帶等微組裝工藝;適合Au/Sn、Au/Si、Au/Ge 共晶焊,以及Sn /Pb、導(dǎo)電膠粘接;七專級/ 普軍級可選。
推薦產(chǎn)品二、麗芯微電1000pF, ≥1G@50V, 雙面不留邊 單層芯片電容
型號:C11-30-50V-102
容值/容差:1000pF / ±20%
溫度系數(shù):±15%@-55~+125℃
絕緣電阻@電壓:≥1G@50V
損耗@頻率:≤2.5@1MHz
封裝尺寸:0.762*0.762*0.178 mm
性能特點:尺寸小、容值大,結(jié)構(gòu)簡單,電極正面及反面均不留絕緣邊;采用MM結(jié)構(gòu),產(chǎn)品寄生參數(shù)小,使用頻率高至100GHz;表面純金電極,適合金絲、金帶等微組裝工藝;適合Au/Sn、Au/Si、Au/Ge 共晶焊,以及Sn /Pb、導(dǎo)電膠粘接;七專級/ 普軍級可選。
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